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Engenheiro Sênior de Verificação Formal - Unidade de Vetores
TechBiz Global GmbH
Descrição da vaga
Na TechBiz Global, oferecemos serviços de recrutamento aos principais clientes do nosso portfólio. Atualmente estamos procurando um Engenheiro Sênior de Verificação Formal (FV) para se juntar a uma das equipes de nossos clientes.
Reportando-se diretamente ao Líder de Verificação da Unidade de Vetores, esta é uma função altamente técnica de Colaborador Individual (CI). Nesta posição, você será o especialista formal dedicado da equipe VU, responsável por projetar testbenches formais escaláveis, escrever propriedades matemáticas e garantir a integridade algorítmica e arquitetônica absoluta de nosso pipeline vetorial. Você trabalhará lado a lado com microarquitetos VU para caçar bugs profundos e obter aprovação formal em blocos aritméticos e de execução de alta complexidade.
Principais responsabilidades
Execução em nível de bloco e engenharia de convergência (90%)
• Propriedade de Testbench de ponta a ponta: Projete, implante e mantenha ambientes robustos de verificação formal para subblocos complexos de unidades de vetores (por exemplo, pipelines de execução de vetores, interfaces de arquivo/renomeação de registro de vetores e unidades de ponto flutuante de vetores).
• Datapath e verificação aritmética: implemente estratégias avançadas de modelagem em nível de palavra, explosão de bits e reescrita algébrica para verificar unidades aritméticas complexas de ponto flutuante e vetor inteiro IEEE-754.
• Gerenciamento de convergência de provas: diagnostique e resolva de forma independente falhas de convergência de provas, restrições excessivas e explosões de espaço de estado usando técnicas avançadas de redução (por exemplo, divisão de casos, caixa preta e modelagem de abstração).
• Conformidade do vetor RISC-V: Desenvolva ambientes formais para provar matematicamente que o pipeline VU está em estrita conformidade com a especificação de extensão do vetor (V) RISC-V.
• Parceria de Simulação: Colabore estreitamente com engenheiros de simulação de VU para definir um limite nítido entre simulação e verificação formal, garantindo máxima eficiência na caça de bugs e zero lacunas de cobertura.
Mentoria incorporada e melhores práticas (10%)
• Design Amigável ao Formal: Faça parceria com microarquitetos VU durante o estágio inicial de desenvolvimento de RTL para impulsionar estilos e métodos de codificação amigáveis ao formal
Reportando-se diretamente ao Líder de Verificação da Unidade de Vetores, esta é uma função altamente técnica de Colaborador Individual (CI). Nesta posição, você será o especialista formal dedicado da equipe VU, responsável por projetar testbenches formais escaláveis, escrever propriedades matemáticas e garantir a integridade algorítmica e arquitetônica absoluta de nosso pipeline vetorial. Você trabalhará lado a lado com microarquitetos VU para caçar bugs profundos e obter aprovação formal em blocos aritméticos e de execução de alta complexidade.
Principais responsabilidades
Execução em nível de bloco e engenharia de convergência (90%)
• Propriedade de Testbench de ponta a ponta: Projete, implante e mantenha ambientes robustos de verificação formal para subblocos complexos de unidades de vetores (por exemplo, pipelines de execução de vetores, interfaces de arquivo/renomeação de registro de vetores e unidades de ponto flutuante de vetores).
• Datapath e verificação aritmética: implemente estratégias avançadas de modelagem em nível de palavra, explosão de bits e reescrita algébrica para verificar unidades aritméticas complexas de ponto flutuante e vetor inteiro IEEE-754.
• Gerenciamento de convergência de provas: diagnostique e resolva de forma independente falhas de convergência de provas, restrições excessivas e explosões de espaço de estado usando técnicas avançadas de redução (por exemplo, divisão de casos, caixa preta e modelagem de abstração).
• Conformidade do vetor RISC-V: Desenvolva ambientes formais para provar matematicamente que o pipeline VU está em estrita conformidade com a especificação de extensão do vetor (V) RISC-V.
• Parceria de Simulação: Colabore estreitamente com engenheiros de simulação de VU para definir um limite nítido entre simulação e verificação formal, garantindo máxima eficiência na caça de bugs e zero lacunas de cobertura.
Mentoria incorporada e melhores práticas (10%)
• Design Amigável ao Formal: Faça parceria com microarquitetos VU durante o estágio inicial de desenvolvimento de RTL para impulsionar estilos e métodos de codificação amigáveis ao formal
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